Error (10482): VHDL error at yimaqi.vhdl(12): object "q" is u...

至于出错提示中的错误个数，并非指描述中出现的次数。通常你将最前面出现的错误改正之后，其余错误提示也就随之消失了。

只有一个片段，是难以判断具体问题的。好像是说doorwait1没有被声明，不知道在前面的描述中，你是否声明过doorwait1并对其有过赋值操作？

RESET前面没有声明，或者前后拼写不一样

begin U0: 前面加上这句: SIGNAL time_is_up :STD_LOGIC; SIGNAL o,remain_time:STD_LOGIC_VECTOR(3 DOWNTO 0);

在上面的代码中，第29行引用了一个名为 clk 的对象，但是并没有声明这个对象。VHDL 编译器无法确定 clk 是一个信号还是一个变量，所以报出了错误。为了修复这个问题，应该在实体部分中声明 clk 对象，例如：这样，clk 对象就声明了，VHDL 编译器就可以识别这个对象了。

t没有定义。注意第一个process中虽然定义了一个t，但是它是局部变量，而在40行的需要再定义一次t。

Error (10482): VHDL error at dclock.vhd(32): object "d1" is used but not declared 错误（10482）：VHDL 错误 在于dclock.vhd(32): 对象“d1”被使用但是没有声明。知道什么问题了吗？你改用d(1)试试

将“SIGNAL COUNT_3:STD_VECTOR(2 DOWNTO 0);”改成“SIGNAL COUNT_3:STD_LOGIC_VECTOR(2 DOWNTO 0);”。

缺少元件addsub_ovcy的声明。你在addsub_ovcy_1 : addsub_ovcy...中例化了模板元件 addsub_ovcy，但是却没有在结构体开始的地方声明这个元件。

将第六行 TYPE T_CLOCK_ALARM IS ARRAY (5 DOWNTO 0)OF T_DIGITAL;改成 TYPE T_CLOCK_TIME IS ARRAY (5 DOWNTO 0)OF T_DIGITAL;试一试！