怎样改写成三选一多路选择器的VerilogHDL 程序?

雷达和遥测用序列检测器的设计1.46数字密码锁1.47伪随机序列信号发生器设计1.48FIFO存储器的VHDL描述1.49采用VerilogHDL语言设计的UART通用异步收发器．1.50倍频电路1.51双向数据转换器1.52键盘电路1.53数码LED显示器1.54多位加法器电路1.556位数码管动态扫描及译码电路1.56非2的幂次分频电路1....

module Maximum_value_detection（baimostlarge,a,b,c,d）；output[3:0]Mostlarge；input[3:0] a b,c,d；wire[3:0]sum1,sum2,sum3；assign sum1=(a＞daob)?a:b;assign sum2=(c＞d)?c:d;assign Mostlarge=(sum1＞sum2)?sum1:sum2;endmodule module （clk,rstn,n1,n2,n3,n4,...

直接看输入的bit2和bit3，如果不是00输出为0，否则输出为1。1、module com(a,b);input[3:0]a;output b;assign b=(a>=4'h4)?1:0;endmodule module t_com;reg[3:0]a;wire b;initial begin a=4'h1;5 a=4'h5;5 $stop;end com m(a,b);endmodule 2、module compare(clk, rst_n...

很好